Найкращі open-source інструменти для симуляції та верифікації цифрових схем
Маленька частинка того, що вчать на курсі «Розробка FPGA-систем»
Симуляція — це запуск моделі схеми в програмному середовищі до того, як вона потрапить на залізо. Ви подаєте вхідні сигнали, дивитесь на вихідні та перевіряєте, чи схема поводиться так, як задумано. Це перший рядок захисту від помилок.
Верифікація — ширше поняття. Вона містить симуляцію, але не обмежується нею: сюди входять функціональне покриття, перевірка властивостей через формальні методи й системне тестування за методологіями на кшталт UVM.
Новачку достатньо почати з симуляції. Але чим складніша схема — тим швидше симуляції перестає вистачати, і в хід йдуть повноцінні верифікаційні підходи.
Симулятори HDL: з чого починати й куди рости
Симулятор — перший інструмент, який освоює будь-який FPGA-розробник. Є три ключових open-source варіанти: від простого в старті до потужного в продакшені.
Icarus Verilog: перший симулятор для більшості
Icarus Verilog існує з 1998 року і досі залишається найпопулярнішим вибором для старту. Він підтримує Verilog та базову підмножину SystemVerilog, компілює HDL-код у проміжний формат і запускає симуляцію з генерацією VCD-файлу для подальшого перегляду сигналів.
Від чудово підходить новачкам через просте встановлення (apt install iverilog), зрозумілі повідомлення про помилки та величезну кількість туторіалів онлайн. Але він не підтримує повний SystemVerilog і повільніший за компіляційні симулятори на великих дизайнах.
GHDL: повноцінний симулятор для VHDL
Якщо ваш вибір — VHDL, то GHDL є фактичним стандартом у світі open-source. Інструмент підтримує VHDL-87, -93, -2008 і навіть частину -2019, компілює код у нативний бінарник або LLVM/GCC backend, що дає непогану швидкість симуляції.
GHDL також інтегрується з cocotb (про нього далі) і підтримує генерацію VCD та FST waveforms. Для тих, хто працює з VHDL у навчанні або на виробництві, це безальтернативний вибір серед безплатних інструментів
Verilator: коли потрібна швидкість і серйозна верифікація
Verilator принципово відрізняється від двох попередніх. Він не інтерпретує HDL, а транслює SystemVerilog в оптимізований C++ або SystemC код, який потім компілюється і запускається як звичайна програма. Таким чином, симуляція працює в рази швидше за класичні event-driven симулятори.
Саме тому Verilator використовують у великих проєктах. Він лежить в основі верифікаційного флоу OpenTitan (open-source Root of Trust від Google) та багатьох RISC-V проєктів. Додатково інструмент підтримує lint-перевірку коду та інтеграцію з cocotb і UVM.
Для новачка поріг входу вищий, адже потрібне розуміння C++ та концепцій верифікації. Але для Middle/Senior-інженера це найпотужніший безплатний симулятор в екосистемі.
Візуалізація сигналів
Симулятор генерує дані, але читати числові дампи вручну неможливо. Для цього існують waveform-переглядачі. Вони відображають сигнали у вигляді часових діаграм, де одразу видно логічні рівні, фронти, затримки та баги.
GTKWave
GTKWave існує з 1999 року і залишається інструментом №1 для перегляду waveforms в open-source середовищі. Він читає найпоширеніші формати, які генерують Icarus Verilog, GHDL і Verilator:
- VCD (Value Change Dump)
- FST
- LXT2
Інтерфейс виглядає старовинно, але функціональність покриває більшість потреб — групування сигналів, пошук фронтів, маркери часу, відображення шин у різних форматах (hex, binary, decimal). Для більшості задач із симуляції цього достатньо.
Surfer
Surfer — відносно новий проєкт, написаний на Rust, який переосмислює досвід перегляду waveforms. Він підтримує VCD і FST, має чистіший сучасний інтерфейс та активно розвивається спільнотою.
Головна перевага — швидкість роботи з великими файлами та зручніша навігація. Якщо GTKWave здається застарілим — Surfer варто спробувати як альтернативу, особливо на великих дизайнах із тисячами сигналів.
Формальна верифікація
Testbench перевіряє схему на конкретних наборах вхідних даних. Але що, якщо баг проявляється лише за однієї специфічної комбінації з мільярда можливих? Тоді симуляція може ніколи її не зачепити. Формальна верифікація розв’язує цю проблему.
SymbiYosys
SymbiYosys (або просто sby) — це фреймворк від команди YosysHQ, який об'єднує синтезатор Yosys з різними SAT/SMT-солверами: Boolector, Z3, ABC та іншими. Саме він став точкою входу у формальну верифікацію для більшості open-source FPGA-проєктів.
Принцип роботи: ви описуєте властивості схеми через SystemVerilog Assertions (SVA) прямо в HDL-коді, а SymbiYosys перевіряє їх вичерпно, без необхідності писати testbench.
Формальна верифікація особливо корисна для схем з чіткими інваріантами (арбітри шин, FIFO-буфери, протоколи handshake, FSM). Якщо можна сформулювати правило «це ніколи не має статися» або «якщо X, то через N тактів обов'язково Y» — формальні методи перевірять його вичерпно.
Поріг входу вищий, ніж у симуляції, але концептуально все зводиться до того, щоб навчитися формулювати властивості схеми мовою assertions. Решту робить солвер.
Верифікаційні фреймворки: від testbench до методології
Окремі симулятори та формальні інструменти розв’язують конкретні задачі. Але на рівні реальних проєктів потрібна система — структуровані testbenches, повторюване покриття, зручна інтеграція в CI. Власне для цього й використовують верифікаційні фреймворки.
cocotb: testbenches на Python
cocotb (Coroutine-based Co-simulation Testbench) — це бібліотека, яка дозволяє писати testbenches на Python замість SystemVerilog або VHDL. HDL-код симулюється звичним симулятором (Icarus, GHDL, Verilator), а логіка тестування — на боці Python.
Чому це зручно: замість того щоб вивчати нюанси HDL-синтаксису для testbenches, ви використовуєте повноцінну мову з усією її екосистемою — numpy, pytest, власні утиліти. Асинхронна модель на корутинах добре лягає на природу тактових схем.
cocotb активно підтримується спільнотою та є де-факто стандартом для Python-орієнтованої верифікації в open-source проєктах.
SVUnit: unit-тестування для SystemVerilog
SVUnit — фреймворк для тих, хто залишається в межах SystemVerilog і хоче структурованого підходу до тестування окремих модулів. Концепція знайома кожному, хто працював з JUnit або pytest. Тут кожен модуль має свій тестовий файл, тести запускаються автоматично, а результати приходять у зручному звіті.
Підходить для проєктів, де весь стек — SystemVerilog, і немає бажання вносити Python у флоу.
UVM: що це і чи є open-source реалізації
UVM (Universal Verification Methodology) — це індустріальний стандарт верифікації для складних SoC- та ASIC-проєктів. Він визначає архітектуру testbench: драйвери, монітори, scoreboard, coverage-колектори, все за суворими патернами.
В комерційному світі UVM працює на симуляторах Synopsys VCS або Cadence Xcelium. В open-source екосистемі його можна використовувати через FHDL UVM або запускати на Verilator, який має експериментальну підтримку UVM-бібліотек. Це складний інструмент, але знання його архітектури відкриває двері до верифікаційних позицій у великих командах.
Як інструменти складаються в екосистему
Окремо кожен інструмент розв’язує одну задачу. Разом вони утворюють повноцінний верифікаційний флоу. Ось як це виглядає на практиці.
HDL-код (Verilog / SystemVerilog / VHDL)
│
├──► Icarus Verilog / GHDL / Verilator
│ │
│ ├──► cocotb testbenches (Python)
│ │ │
│ │ └──► VCD / FST waveforms
│ │ │
│ │ └──► GTKWave / Surfer
│ │
│ └──► SVUnit (SystemVerilog unit-тести)
│
└──► SymbiYosys
│
└──► Формальна перевірка assertions
Хто які комбінації використовує
- Новачок / навчальний проєкт: Icarus Verilog + GTKWave. Мінімальний стек, який покриває 90% задач на початку — написати модуль, подати сигнали, подивитись waveform.
- Middle-інженер / pet-проєкт на FPGA: Verilator + cocotb + GTKWave. Python-testbenches дають гнучкість, Verilator — швидкість симуляції, GTKWave — діагностику.
- Проєкт із високими вимогами до надійності: Verilator + cocotb + SymbiYosys. Симуляція покриває функціональні сценарії, формальна верифікація закриває граничні випадки, які testbench може пропустити.
- VHDL-орієнтований флоу: GHDL + cocotb + GTKWave або Surfer. GHDL чудово інтегрується з cocotb, тому Python-testbenches працюють і для VHDL без зміни підходу.
Чому це важливо розуміти з самого початку
Починаючи з Icarus Verilog, ви вже стаєте частиною цієї екосистеми. Кожен наступний інструмент не замінює попередній — він додає новий рівень впевненості в коді. Саме така модульність робить open-source стек конкурентним до комерційних рішень навіть у серйозних проєктах.
